基于混合压缩结构的新型浮点乘法器设计  CNKI文献

为了进一步提高浮点乘法器的性能,缩短浮点乘法器关键路径延时,提出了一种基于新型4-2压缩器和5-2压缩器的混合压缩结构.在Xillinx的xc7a35tcsg324开发板上,基于该结构实现了IEEE754标准的32位浮点乘法

姚上上 沈立 《微电子学与计算机》 2021年09期 期刊

基于改进型选择进位加法器的32位浮点乘法器设...  CNKI文献

在修正型Booth算法和Wallace树结构以及选择进位加法器的基础上,提出了一种新型32位单精度浮点乘法器结构。该新型结构通过截断选择进位加法器进位链,缩短了关键路径延时。传统选择进位加#~

刘容 赵洪深... 《现代电子技术》 2013年16期 期刊

一种高效双精度浮点乘法器  CNKI文献

浮点乘法器(FPM)是中央处理器的关键部件之一,因此其性能是处理器的关键影响因素之一,高性能浮点乘法器是研究人员的追求;基于此需求,提出了一种高速双精度浮点乘法器,该设计采用了有别于传统基2~#...

夏炜 肖鹏 《计算机测量与控制》 2013年04期 期刊

基于X-DSP乘法部件的设计、验证与优化  CNKI文献

X-DSP是一款自主正向研发的、支持浮点和定点操作的32位高性能数字信号处理器，采用超长指令字（VLIW）体系结构和单指令流多数据流（SIMD）技术。乘法部件是CPU内核四大功能运算部件之一。本文根据X-DSP的设计...

刘建平 导师:陈书明 国防科学技术大学 2013-03-01 硕士论文

FT-XDSP中高性能SIMD浮点乘加单元的研究与实现  CNKI文献

FT-XDSP是自主研发的一款超长指令字结构的64位高性能SIMD数字信号处理器（Digital Signal Processor, DSP），适用于高性能计算、无线通信、视频和图像处理等，设计主频1.25GHz。FT-XDSP处理器的单核包含50个浮点

田甜 导师:方粮 国防科学技术大学 2013-03-01 硕士论文

一种快速浮点乘法单元的设计与实现  CNKI文献

以自主设计的图形处理单元(Graphic Processing Unit,GPU)所需求的浮点乘法处理能力为目标,设计并实现了6级全流水线的单精度浮点乘法器,其部分积生成采用修正的Booth编码算法,部分积压缩采用4-2和...

杜慧敏 马超 《西安邮电大学学报》 2013年01期 期刊

浮点运算加速器的设计研究  CNKI文献

信息社会的发展使得科学研究、工业生产、人工智能以及3D游戏等应用都对浮点运算性能提出了更高的要求。因此低延迟高吞吐的浮点数运算单元是各类处理器设计中的关键部件。 在研究了传统的浮点加...

沈俊 导师:沈海斌 浙江大学 2013-01-01 硕士论文

基于FPGA的高速双精度浮点乘法器设计  CNKI文献

设计了一种基于FPGA的高速双精度浮点乘法器.采用了基4Booth算法产生部分积,然后用优化的Wal-lace树阵列结构完成对部分积的累加得到伪和和伪进位,进而对伪和和伪进位采用了部分和并行相加得到最后尾数结...

肖鹏 江先阳... 《微电子学与计算机》 2012年12期 期刊

基于FPGA的高速浮点FFT的实现研究  CNKI文献

研究了利用FPGA实现浮点FFT的技术,提出了一种循环控制、RAM访问和蝶形运算三大模块以流水线方式协同工作的方案,结合数据缓冲和并行处理技术,讨论了蝶形运算单元的工作机制。浮点乘法器采用并行Booth

刘健 史彩娟... 《微型机与应用》 2012年14期 期刊

YHFT-DX浮点乘法器的设计与实现  CNKI文献

乘法器是高性能数字信号处理器芯片的关键部件,也是进行实时、高速数字信号处理的核心。随着DSP芯片的广泛应用,乘法器作为DSP中的关键部件,其设计越来越受到人们的重视。 本文讨论了YHFT-DX处理器的...

杨洪杰 导师:彭元喜 国防科学技术大学 2010-06-01 硕士论文

64位高性能浮点乘法器的设计优化  CNKI文献

浮点乘法器结构复杂,逻辑计算延时较大,是影响高性能微处理器设计的瓶颈之一。更快更好的实现浮点乘法的逻辑计算,对提高处理器性能具有重要的意义。 半定制实现方式已经满足不了越来越高的主频要求,...

李晓静 导师:李少青 国防科学技术大学 2010-04-01 硕士论文

一种32位高速浮点乘法器设计  CNKI文献

文章介绍一种32位浮点乘法器软IP的设计,其部分积缩减部分采用修正Booth算法,部分积加法采用4-2压缩树结构,最终carry、sum形式部分积采用进位选择加法器完成,乘法器可以进行32位浮点数...

周德金 孙锋... 《电子与封装》 2008年09期 期刊

FPGA中浮点乘法器的实现  CNKI文献

该文设计的适合于在FPGA中实现的乘法器结构,采用自定义的26位浮点数据格式,利用改进的基4Booth编码方式,以及CSA和4-2压缩器综合的Wallace树形结构,在尾数的舍入中应用基于预测和选择的快速舍入方...

金美华 宋万杰... 《火控雷达技术》 2008年01期 期刊

32位高速浮点乘法器设计技术研究  CNKI文献

高性能乘法器是现代数字信号处理器(DSP)中的重要部件,是完成高性能实时数字信号处理和图像处理的关键所在。浮点乘法器具有面积大、延迟长、结构复杂的特点。如何设计出高速、简单且结构规则的浮点乘

周德金 导师:孙锋 江南大学 2008-03-01 硕士论文

32位高性能浮点乘法器芯片设计研究  CNKI文献

介绍了FFT(快速傅里叶变换)系统中32位高性能浮点乘法器的芯片设计。其中24位定点乘法部分采用两种不同的结构进行对比:经典的阵列式结构和改进Booth编码的树状4∶2列压缩结构,后者提高了乘法器

黄宁 朱恩 《电子工程师》 2008年01期 期刊

高性能浮点乘法的设计  CNKI文献

本文介绍了一种符合IEEE754浮点标准的全流水结构的32位浮点乘法器,在该浮点乘法器中,提出一种Booth编码的华莱士树压缩结构,减小了关键路径延时,明显地提高了浮点乘法器的性能,且结构...

王永 夏宏 《中国电力教育》 2007年S3期 期刊

32位高速浮点乘法器优化设计  CNKI文献

设计了一种用于频率为200 MHz的32位浮点数字信号处理器(DSP)中的高速乘法器。采用修正Booth算法与Wallace压缩树结合结构完成Carry Sum形式的部分积压缩,再由超前进位加法器求得乘积。对乘~...

周德金 孙锋... 《半导体技术》 2007年10期 期刊

基于改进4-2压缩结构的32位浮点乘法器设计  CNKI文献

本文介绍一种用于高性能DSP的32位浮点乘法器设计,通过采用改进Booth编码的树状4-2压缩器结构,提高了速度,降低了功耗,该乘法器结构规则且适合于VLSI实现,单个周期内完成一次24位整数乘或者32位#~

邵磊 李昆... 《微计算机信息》 2007年09期 期刊

高性能DSP中32位浮点乘法器的设计与实现  CNKI文献

自上世纪六十年代数字信号处理技术(DSP)问世以来,DSP处理器就以其数字器件特有的稳定性、可重复性、可大规模集成,特别是可编程性和易于实现自适应处理等特点,给信号处理的发展带来了重大革命。乘法器是高性能...

仲继强 导师:张鹤鸣 西安电子科技大学 2007-01-01 硕士论文

浮点32位并行乘法器设计与研究  CNKI文献

随着VLSI技术的发展,作为CPU与DSP中数据路径上的关键部件之一的乘法器也从过去由软件完成逐渐演变成为一个重要的硬件部件。本文对32位定浮合并乘法器进行了研究。首先介绍了最常用的浮点格式IEEE...

张菁 导师:吴玉广 西安电子科技大学 2007-01-01 硕士论文